想規劃您的設計嗎?
Hydra 是一款可以單獨使用的自動化平面布局綜合以及層次化的設計規劃解決方案，具備完善的物理優化功能，確保了精確的平面布局圖交付。同時，Hydra 也能夠與捷碼的RTL-to GDSII 流程充分地整合在一起，確保了設計師們能夠管理數百萬級門控電路設計的複雜度，從而可靠地實現時序收斂。除了諸如時序、面積以及擁塞等標準之外，Hydra前沿的平面布局規劃算法將功耗也一並加以考慮。其結果就是，與通過傳統的平面布局技術設計所得的晶片相比，以Hydra生成的平面布局圖為基礎的晶片僅需要消耗30%的功率。

Titan: 統一的、自動化的、全混合信號設計解決方案
混合信號晶片完工修整往往是手工進行，同時包含了多項剛好在晶片投片前所發生的工作。由於缺乏自動化，晶片完工修整活動和行動往往不能反映回主設計，而導致未來幾代設計有重用性的重大問題。捷碼已藉由引進一個真正統一的、自動化的、全片的混合信號設計、分析和驗證解決方案叫Titan，來對此作出回應。Titan前所未有的整合水平和自動晶片完工修整，使晶片完工修整、類比/訂製數位設計實施和全晶片電路模擬的生產力顯著增加。

利用Talus qDRC將簽核引入實施流程
利用捷碼新的Talus qDRC工具，物理簽核目前已經成為現實。這一基於實施的工具創建了簽核的佈局後標準，賦予了設計師們在同一設計環境中輕鬆修正所有錯誤的能力，以便更早地，更準確地隨需預防成本問題，同時，保證了全部的數據完整性。設計師能夠看到所有的層，所以不存在模糊不清的問題，修正方案也切實可行。同時，設計師還能夠看見所有的單元和混合信號的硬體IP。最後，在Talus中能夠獲得一個簽核質量的設計校驗。新的處理架構使得設計師能夠利用僅佔用很少內存的跨多CPUs的線性升級。這一架構也提供如閃電般迅速的遞增功能，將運行時間縮短了10倍之多。

透過RTL到GDSII實施流程進行全面功率優化
當前，積體電路(矽晶片)的設計日益變得越來越大型化和複雜化—包括ASIC, ASSP與系統晶片(SoC)—設計的功率收斂和電路的功率完整性開始逐漸成為工程資源中的主流問題，進而有效影響器件整體的面市時間。

特徵表徵到矽片的可製造性設計(DFM)流程
在積體電路(IC)的設計過程中，DFM(可制造性設計)的概念—直到最近—是指GDSII文件的後處理過程，包括各種分辨率增強技術(RET)，諸如光學鄰近校正(optical proximity correction, OPC)、相移掩模(phase-shift mask, PSM)等。在65納米及其以下技術標準環境下的晶片製造過程中，這一概念不再可行。為了實現可被接受的性能及良率目標，整個設計流程已經演變成有DFM意識的流程。包括有DFM意識的特徵表徵﹔有DFM意識的實施、分析及優化﹔以及—最後—有DFM意識的簽核。

真正的DFM 和DFY 需求
目前，可製造設計(DFM)和可確保良率設計(DFY)吸引了大量的關注。其中的一個問題是就電子和電子設計自動化(EDA)業界的很多事項而言，DFM和DFY的條款還沒有詳細定義。事實上，因為不同的公司往往站在它們各自的立場上以不同的方式來定義這些條款，因此可能有一種論調是這些條款已經定義得過於詳細了。

系統晶片(SoC)中有封裝意識的I/O規劃之必要性
正如平面規劃已成為系統晶片(SoC)設計致勝的關鍵，有封裝意識的I/O規劃是達成成本目標、符合市場投放時間要求和完成性能目標的重要因素。沒有這種規劃，過於複雜的封裝就會大大地提高產品成本——經常使晶片的封裝成本超過矽片的成本。I/O規劃必須成為整個系統設計流程的一部分，所以矽片設計團隊必須學會處理和封裝相關的事務。因為可以將封裝指南安裝在設計工具內，所以矽片設計師沒必要成為封裝專家。但是，他們需要了解一些長期被忽略的封裝概念。本白皮書解釋了這些概念，描述了能夠符合當今產品成本要求的協同封裝的設計方法。對於矽片設計團隊而言，這也是關於I/O規劃的概述。