|
|
 |
||||||||||
      媒體報導 新聞出版 新聞聯絡人 市場活動 電路設計新聞廣告
|
Magma（捷碼）和TSMC（台積電）解決了偏差、功率以及可製造性設計問題 美國加利福尼亞州聖塔克拉拉市，2006年7月18日訊—半導體設計軟體供應商捷碼 (Magma)® 設計自動化有限公司（納斯達克股票交易代碼：LAVA），以及台灣積體電路製造股份有限公司（紐約証券交易所代碼：TSM）於今日聯合宣布經過雙方的努力，已經將捷碼（Magma）的軟體整合到台積電的Reference Flow 7.0系統中。捷碼（Magma）的積體電路（IC）實施系統，包括Blast Create™、Blast Fusion® 、 Blast Power™、 Quartz™ SSTA、Blast Yield™ TX 以及Quartz DRC，使得用戶能夠從容應對在65納米工藝拓扑中凸顯出來的設計挑戰和工藝偏差。通過這一流程，設計師們能夠實現更好的時序、面積和功率，獲得更具有魯棒性的設計，從而實現更高的良率以及更短的矽片投產時間。 捷碼（Magma）的軟體融合在台積電的Reference Flow 7.0系統中彰顯了雙方歷時多年的合作結果，實現了為設計師們提供關鍵積體電路的可靠高效的設計能力和製造能力的目標。因此，台積電將統計靜態時序（SSTA）以及先進的低功耗方法和可製造性設計（DFM）方法融入到了Reference Flow 7.0系統中。 台積電設計服務市場行銷資深總監Ed Wan 評論說：“我們與捷碼（Magma）緊密合作，共同構建65納米及其以下設計標準的偏差模型，預測設計師們將面臨挑戰，”他進一步表示：“藉由台積電的Reference Flow 7.0系統中嵌入的捷碼（Magma）軟體，設計師們現在能夠使用綜合的、積體的實施和校驗流程，從而能夠權衡設計中的功率、時序、面積以及偏差的復雜性和相互依存關系。” 捷碼（Magma）設計實施事業部總經理Kam Kittrell 表示：“盡管我們與台積電公司已經合作了很多年，但是將一個完整的方案整合到台積電的Reference Flow 7.0系統中，仍然具有里程碑的意義，無疑將推動我們繼續成為領先的電子設計自動化供應商，”他進一步強調說：“台積電將我們的軟件納入到其Reference Flow 7.0中使得設計師們對實現成功的矽片設計充滿了信心。” 台積電的 Reference Flow 7.0 7.0的發布延續了台積電的一貫傳統，繼續提供久經市場考驗的設計方法和推薦的工具，從而確保先進工藝技術環境下矽片設計的成功。這種設計支持生態系統有效降低了移植到65納米技術節點的風險。Reference Flow 7.0 系統特別滿足了先進的功率管理技術、統計靜態時序分析以及可製造性設計的需求。該流程也是台積電首款內置了完整的捷碼（Magma）方案的參考流程。 Blast Create、Blast Fusion – 實現了智慧化的時序、面積和功耗平衡 捷碼（Magma）在一個單獨的執行程序中提供了完整的從RTL-到-GDSII的流程。Blast Create和Blast Fusion 構成了這一整合流程的基礎。Blast Create 是從RTL到布局的門極系統，使得邏輯設計師們能夠綜合、直觀顯示、評估並改善RTL代碼、設計約束、測試需求以及平面布局圖的質量。Blast Create集快速、全功能、高容量的邏輯和物理綜合能力、完整的和增量式靜態時序分析、可測試設計（DFT）分析和綜合以及功率分析功能於一身。Blast Fusion 是一款物理設計解決方案，包括了優化、布局和布線、有效的時滯時鐘生成、平面布局規劃以及功率規劃、RC提取以及一個獨立的，嵌入的增量式時序分析器。 Blast Fusion以捷碼（Magma）的統一數據模型為基礎，在詳細布局之前，能夠準確地預測最終的時序結果，從而消除了時序收斂需要的迭代，並確保了快速的設計收斂，並在設計過程中權衡了納米設計的新挑戰，諸如晶片變異（OCV）等。Blast Fusion完全能夠支持台積電的65納米布線規則。 Blast Power、Blast Rail – 先進的功率管理 通過嵌入到台積電Reference Flow 7.0中的Blast Power 和 Blast Rail? 功能，設計師們即擁有了一個綜合的從RTL-到-GDSII解決方案，實現了功率優化與管理。本系統整合了低功耗分析和優化引擎－而且被應用到整個RTL-to-GDSII 流程。系統提供了功率網格綜合、多Vt數據庫和多VDD支持、IR電壓降分析和自動解耦電容器插入，以及靜態的、動態的功率優化等先進的功能。捷碼（Magma）的方案同時也支持嵌入並調整不同類型MTCMOS開關電路的體積，諸如頁眉/頁腳開關電路、分布式或者細微粒頁眉/頁腳開關電路以及基於蜂窩的標準化開關。 Quartz SSTA –管理工藝過程的偏差 在65納米工藝過程中，通常會使用多種工藝方法與設計餘量來防止工藝偏差的出現，然而這會大幅度地降低性能，從而導致設計的失敗。為了幫助客戶縮減達到時序收斂所需要的時間和設計工作量，並獲得穩定優質的設計，台積電在Reference Flow 7.0中內置了捷碼（Magma）的Quartz SSTA。Quartz SSTA使得設計們能夠在整個RTL-到-GDSII流程中管理工藝偏差，辨別並修復對於工藝偏差敏感的關鍵路徑。因此設計師們能夠獲得更為出色的設計，改善所有工藝過程窗口和環境條件下的生產良率。 Blast Yield TX、Quartz DRC– 改善良率、降低成本 Blast Yield TX 能夠滿足實施流程裡的可制造性設計的要求，消除了與後布局DFM修正相關的高成本迭代。捷碼（Magma）的DFM解決方案結合了基於規則與模型的分析方法，從而在不大幅度增加運行時間的情況下實現了精確的矽片設計。設計師能夠在不違反DRC規定以及影響關鍵性的時序的情況下消除熱點。Blast Yield TX和Quartz DRC中的光刻建模選項已經通過了TSMC的驗收。Blast Yield TX在Magma Blast Fusion流程中集合了TSMC的虛擬化學機械研磨（VCMP）仿真器、TSMC關聯臨界面積分析方法（CAA）以及Quartz? DRC的光刻工藝檢驗（LPC）等功能。通過Blast Yield TX和Quartz DRC，設計師們獲得了完整的DFM解決方案，從而能夠最大限度地降低隨機與系統化良率損失。 台灣積體電路製造股份有限公司（TSMC）簡介 台灣積體電路製造股份有限公司(簡稱台積電，TSMC)是世界上最大的專注於半導體生產的代工廠，具有業界領先的工藝技術和最大的工藝驗証庫系列，IP（知識產權），設計工具和參考流程。公司擁有兩個先進的十二英寸晶圓生產線、五個八英寸晶圓生產線和一個六英寸晶圓生產線。此外，台積電（TSMC）還有兩個全資子公司WaferTech和台積電（上海），以及一個合資廠（SSMC），都擁有足夠強大的生產能力。台積電（TSMC）是業內率先具備65納米生產能力的代工廠。台積電（TSMC）公司總部位於台灣新竹。關於台積電（TSMC）的詳細情況請參考本公司網站http://www.tsmc.com。 前瞻性聲明： 公共關係聯絡人 Laurie Brunner-Ewell
|
|||||||||
|
