有DFM意識的(可製造性的設計)設計環境需求包括特徵表徵﹔實施、分析以及優化﹔以及簽核。

簡介

下載白皮書(英文版)

在積體電路(IC)的設計過程中，DFM(可製造性設計)的概念—直到最近—是指GDSII文件的後處理過程，包括各種分辨率增強技術(resolution enhancement techniques, RET)，諸如光學鄰近校正(optical proximity correction, OPC)、相移掩模(phase-shift mask, PSM)等。在65奈米及其以下技術標準環境下的晶片製造過程中，這一概念不再可行。為了實現可被接受的性能及良率目標，整個設計流程已經演變成了如圖1所示的有DFM意識的流程。包括有DFM意識的特徵表徵﹔有DFM意識的實施、分析及優化﹔以及—最後—有DFM意識的簽核。

圖 1. 有DFM意識的設計流程(從特徵表徵到簽核)。

本文首先解釋了與超深亞微米 (microns) 技術相關聯的若干問題，包括工藝過程的可變性、光刻技術、製造和良率問題等。接下來闡述了具備真正DFM意識的設計環境需求。最後，介紹了捷碼(Magma)有DFM意識的解決方案。

工藝過程可變性、光刻、製造和良率問題

積體電路製造工藝過程生來就不夠完美。溫度上的輕微偏差、工藝步驟的持續時間、化學制劑的濃度(諸如摻雜劑水平)，以及每只晶圓之間、同一晶圓上不同晶粒之間及同一晶粒上不同晶體管 (transistor) 之間的細微差異都會導致各種各樣的結果。

隨著晶片結構臨界尺寸的不斷緊縮，細小的物理變化都會導致相當大的電氣變化。舉例說明，當以微米為單位度量門極氧化物的厚度時(或其中的較大組成部分)，從一個晶體管到另一個晶體管氧化層厚度的細微變化產生的影響可能是微不足道的。但是，比較而言，目前由於門極氧化層只有幾個埃 (angstroms) 厚，因此厚度上的輕微變化都將會引起更大比例的偏差。

可變性的另一個重要貢獻因素是貫穿於整個晶圓製造過程中的一系列化學機械研磨(chemical mechanical polishing, CMP)步驟。這些步驟都會引起整個晶圓表面以及晶粒表面厚度的變化。各個技術節點之間，以絕對值形式表達的CMP變量實際值大體相同。由於與90奈米技術標準環境相比，60奈米技術標準下的線軌更小(寬度和高度兩方面)，因此厚度相同的“delta”變化在65奈米技術標準下將會導致大比例的偏差(如圖2所示)。盡管金屬密度已經被加強，以避免災難性的失敗，但是在電氣性能上仍然存在著嚴重的參數影響問題。

圖2.與90奈米結構(右)相比，厚度相同的“delta”變量在65奈米結構中(左)將會產生更大的影響。

在65奈米及其以下技術標準中，光刻效果成為影響製造可變性的最大貢獻因素。請參見圖3，圖示了晶片中部的一個門極電路。

圖 3. GDSII (左)與實際生成的矽片(右)對比。

由GDSII呈現的與這一邏輯門關聯的幾何形狀輪廓如左圖所示(紅色輪廓線代表矽片中的擴散面積，而四個綠色的長方形則代表與個體晶體管相關的多晶矽門極區)。右圖右上角的黃色箭頭指出了與其中一個晶體管關聯的通道寬度和長度(通道是門極電路實際覆蓋的矽面積)。圖3圖示了光刻效果是如何導致偏差從一個晶體管傳遞到另一個晶體管的。

目前，實際的問題是矽晶片上的特徵(結構)要比用來生成這些矽片的光波長要小(如圖4所示)。如果假定圖中所示的綠色幾何形狀是理想的(希望得到的)圖形，那麼它就是由傳統的物理設計流程工具生成的初始GDSII文件中所描述的形狀。現在的問題是：如果通過光掩模工藝原樣複製該形狀，那麼隨著最新的技術標準下特徵尺寸的縮減，在矽片中顯示的相應形狀將會失真，可能會遠遠偏離理想的形狀。

圖4. 所見並非所得

在傳統的設計流程中，往往通過利用各種RET(分辨率增強)技術對GDSII文件進行後處理來解決這一問題，如OPC(光學鄰近效應修正)和PSM(相移掩模)技術。舉例說明，工具系統通過增強現有的特性或增加新的特性－也就是著名的次分辨率輔助特性(sub-resolution assist features, SRAFs)－來修正GDSII 文件，以獲得更好的適印性。這意味著如果工具設計的印刷工藝過程會以某種方式失真，那麼可以通過增加相反方向的失真試圖使兩種失真相互抵消。

存在的問題是設計中的每個結構都會受到相鄰近結構的影響。換一種方式來說就是如果在GDSII文件和光掩模 (photomask) 中創建的兩個幾何形狀相互隔離，那麼這些形狀就能夠以特定的方式被印刷出來。但是如果相同的形狀位置彼此相鄰，這些形狀之間的干涉效應通常以抽象的方式導致彼此形狀的失真。

所有這些影響的結果都會導致時序、噪音、功率損耗以及—最根本的—良率偏差。製造和良率問題通常被歸類為表1所示的四大類。災難性的問題是指那些諸如缺少通路導致晶片完全失效的問題。相比而言，參數問題能夠保留晶片的功能性，但是可能超出額定範圍，例如，500M赫茲的器件只能運行在300M赫茲，或者設計功率小於5瓦的組件實際功率卻為8瓦。災難性問題和參數問題的起源可以被細分為系統(特性驅動的)效應和統計學(隨機)事件。

表 1. 製造和良率問題被分為四大類

真正有DFM意識的解決方案必須能夠積極地解決這四大類問題，意即能夠在實施、分析、優化和驗証過程中為所有的系統和統計效應建模。

形成了晶片上通路的每個元素－諸如線段、通路和單元(邏輯門)－都具備與之相關聯的特徵(延遲、功率等等)。這些特徵隨過程的功能、電壓和溫度 (process, voltage and temperature, PVT) 不同而變化。在180奈米或者以上技術標準的晶片中，晶粒內和晶粒間的PVT差異是可以忽略不計的，有可能做出假設和簡化。這些假設前提條件是晶片表面上的任一過程偏差都是一致的，而且晶片表面上諸如核心電壓和溫度等環境條件是穩定的。但是，當面向90奈米及其以下設計標準時，PVT處理類型已經無法滿足需求，而且這種單一的假設必須被更精確、更實際的電氣效果分析所取代。

90奈米及其以下設計標準的一個不容忽視的問題是晶粒內的變化變得更為重要。這意味著晶圓中心的晶粒可能與晶圓邊緣的晶粒性能不同(圖5a)。在本例中，水平的x軸代表中值附近的變化量，而垂直的y軸則代表具備一定數值的x的概率。這裡是指概率密度函數(PDF)。因此這些晶粒內變化需要從更多角度對設計進行分析就顯得不足為奇了。

更糟糕的是可能存在嚴重的晶粒內變化的事實。例如，蝕刻 (etching) 過程的不一致會導致晶粒內某些區域的線軌比其它區域的線軌稍寬一些。同樣地，化學機械研磨(CMP)過程中的變化可能會導致晶粒內某些區域的線軌比其它線軌要細一些。由於線路加熱以及晶體管開關活動能夠導致溫度的局部變化，因此局部電壓(IR)降的影響也變得重要起來。所有這些因素都會導致這些區域內的晶體管開關速度、功率以及噪音等特徵的變化(圖5b)。

圖 5a, 5b. 90奈米及其以下設計標準中晶粒內和晶粒間的變化

所有這些都意味著不再可能假設晶片中的所有延遲路徑運行速度或快或慢(例舉)。取而代之的是晶片中的某些區域可以運行快一些，而其它區域會運行慢一些，另外一些速度則介於兩者之間。一些區域彼此互相交互，而另一些區域則在邏輯上相互獨立，凡此種種，無疑都增加了複雜度。

傳統的解決方案是防護帶設計，也就是說根據最糟糕的條件來進行設計(加上一小部分額外的“僅為了確保正確”)。在很多情況下，這種設計會增大組成關鍵路徑的門極晶體管的尺寸以增加他們的驅動能力(在現代設計中路徑的比例在增加)，但是繼而這些門極也會需要更多的面積、消耗更多的功率以及—潛在地—產生更多的噪音。

分析結果表明傳統的基於最極端情況的解決方案(例如最小的－典型的－最大的)極不準確，無法完全地優化性能。此外，通過了傳統基於最極端情況簽核的設計，仍然會由於設計對製造工藝過程的變化極度敏感而失敗。

為了解決這些問題，需要採取成熟的片上變量(on-chip variation, OCV)分析確保悲觀問題的最小化。同時也需要各種工具來計算統計結果，這意味著要使用偽隨機的變量(而不是固定值)，並生成統計學的PDFs，與固定的最好情況和最快情況模型正好相反。這些統計學的PDFs本質上捕獲了與多重極端情況案例相關的屬性。這就意味著，舉例說明，執行基於統計學的時序分析能夠與執行多重離散角運行一樣，有效地處理相同的信息。極大地減少了時序運行的次數，因此縮短了設計周期，並對能夠滿足時序、功率、噪音和良率目標的設計樹立了極大的信心。

有真正DFM意識的設計環境需求

在描述有DFM意識的設計環境需求之前，請注意設計工具(特別是實施、分析和優化引擎)通常都是“基於規則的”。也就是說他們被賦予了一系列的規則，用來分析和修改設計，以確保設計沒有違背規則。然而，在目前的超深次微米技術 (ultra deep submicron technologies) 時代，這些規則無法反映製造流程的根本特性。即時設計工具小心翼翼地遵循由製造廠提供地所有規則，所獲得的晶片仍然存在參數的(或者甚至是災難性的)問題
。 為了解決這些問題，目前的工具需要採用“基於模型”的技術。也就是說，工具要能夠模擬晶片的實際製造過程。例如，在光刻仿真 (lithographic simulations) 過程中，工具模擬了光經過掩模和任意透鏡的過程，它如何與表面的化學試劑發生反應，以及最後的結構是如何生成的。

有DFM意識的特徵表徵和建模
具備真正DFM意識的設計環境首先要具備有DFM意識的特徵表徵。包括使用各種與標準單元庫相關的文件－連同由製造廠提供的工藝過程設計套件 (Process Design Kit, PDK) 和DFM數據/模型－以及描繪關於工藝過程變化和光刻效果的特徵數據庫來創建與時序、概率、噪音和良率上下文相關的統計學PDFs。

具備真正DFM意識的特徵表徵環境也會綜合考慮CMP的影響，利用臨界面積分析(critical-area analysis , CAA) 等技術來說明隨機粒子缺陷，從而提供了個體單元的良率評分。也允許模型特徵過程同時提供靈敏性和強韌性度量，繼而能夠通過實施、分析和優化引擎來開發。例如，在了解了每個單元的延遲或者洩漏靈敏度之後，實施工具就能夠通過避免使用此類單元，或者改變他們的位置將靈敏度降低到最小，從而優化了關鍵時序路徑。

有DFM意識的實施
傳統的綜合引擎以數據庫中各類單元時序、面積和功率特徵連同設計師提供的設計約束為基礎實施他們的選擇和優化。在有DFM意識的環境中，綜合引擎會充分考慮每個單元的噪音和良率特徵，形成數據庫單元的可變性特徵(工藝過程和光刻)，以及這些特徵影響每個單元的時序、功率、噪音和良率的方式。

關於流程的物理設計部分，設計中的每個結構都會受到緊鄰的其它結構形式周邊環境的影響。如果兩個單元彼此距離很遠，離其它結構也很遠，那麼構成該單元的幾何形狀必然能夠被印刷出來，但是如果相同的單元位置彼此被安排得非常接近，製造這些單元的光之間會產生干涉效應，進而以抽象的方式導致形成單元的幾何形狀失真。這就需要布局規劃工具具備光刻意識，而且能夠留意下游製造RET工具的局限性和需求。

同樣地，布線引擎中嵌入的光刻仿真功能使得工具能夠識別必須規避的圖形和位置，也就是是布局規劃必須要修改以避免導致下游的RET無法修復的光刻“熱點”的圖形和位置。有光刻意識的布局規劃和布線的結合使得對後布局RET的需求降低到了最小，增加了任意RET所需要的效力。

有DFM意識的分析和優化
本章節討論了對時序、功率、噪音和良率影響的分析和優化。首先，考慮時序。每個形成穿過晶片路徑的元素－如線段、通路和單元(邏輯門)－都與延遲關聯。這些延遲隨PVT函數發生變化。

傳統的設計環境以最壞情況分析引擎為基礎，如靜態時序分析(static timing analysis, STA)。靜態時序分析假定不同路徑上的最壞情況延遲。例如，STA假定形成某一特定路徑的所有延遲是最大的或者最小的，當然這肯定是悲觀不切實際的。為了解決這些問題，有DFM意識的設計環境必須採取基於統計學的方法，如統計靜態時序分析器(SSTA)。

具備真正DFM意識的設計環境的重要方面是有限度地使用有DFM意識的分析，無需相應的有DFM意識的優化能力。例如，為了執行有變化意識的時序優化，有DFM意識的SSTA引擎必須能夠說明靈敏性和重要性的問題。為了圖示上述概念，請參考圖6所示的兩個時序PDF曲線。哪一個更重要呢？

圖 6. 有DFM意識的SSTA必須 能夠說明靈敏性和重要性。

在傳統的STA中，更關鍵的路徑是對電路延遲影響最大的路徑﹔即，負面影響最大的路徑。相比較而言，在有DFM意識的SSTA中，最關鍵的路徑是對電路延遲影響概率最大的路徑。這也就是有DFM意識的SSTA優化必須以諸如用於決定關鍵路徑的危險性度量功能為基礎進行的原因－該路徑最有可能成為制約因素。

除了時序分析和優化之外，其它所有的分析和優化引擎(洩漏功率、噪音和良率)也必須採用有變化意識的統計學技術，以便於有效地說明變化。利用這些技術，有可能使設計對變化更加強韌，不敏感，因而能夠最大化器件在整個生命周期的良率。

有DFM意識的簽核(Sign-off)
最後，設計環境必須提供有DFM意識的簽核。在這一階段，DFM優化的設計被傳遞到一整套驗証引擎，實現諸如DRC和LPC的檢驗。總之，所有引擎必須能夠分析並驗証時序、功率、噪音和良率上下文關聯的關於工藝變化和光刻效果的設計。

由於許多可製造問題要比必須遵守的規則編碼更難，因此物理驗証環境必須提供基於模型的解決方案。此外，大量的設計數據需要處理，因此驗証解決方案必須是有效的、可升級的。

捷碼(Magma)公司有DFM意識的設計環境

捷碼(Magma )是業界領先的characterization-to-silicon™ 有DFM意識的綜合解決方案供應商(圖7)。首先，QuickCap^® NX、SiliconSmart^® DFM和 Quartz™ DRC-Litho引擎提供了一整套為時序、功率、噪音和良率分析的模型特徵表徵環境，包括對光刻和工藝過程變化效果的支持。

接下來採用捷碼(Magma)Talus™ 平台的有DFM意識的實施、分析和優化，其中採用了有DFM意識的引擎，諸如Talus DFM、Quartz SSTA(統計的靜態時序分析)、Quartz RC(有變化意識的寄生提取)以及簽核的Quartz DRC-litho 引擎。

這一革命性數字積體電路設計流程的關鍵特性是它使用了統一數據模型，以及所有的實施、分析和優化引擎都具備即時、協同訪問相同數據的特點。這對於實際談判的意義在於，舉例說明，在布線器布線的同時，RC寄生能夠被提取﹔延遲、功率、噪音和良率計算都會被執行﹔該線路的信號完整性能夠評估出來﹔同時布線器能夠利用這一數據自動地、悄悄地做出任何必要的修改。

通過在實施流程中整合DFM，由獨立的單點工具方法引起的可能的設計選代得以消除。任何設計決策和權衡都貫穿在整個設計中。因此，任何核心的改進，如面積縮少、動態和靜態功率下降都能夠立即實現，設計師們能夠確保可能的DFM結果不會影響或者削弱上述優勢。

圖 7. 捷碼(Magma)的 characterization-to-silicon

有DFM意識的解決方案設計完成之後，在出片之前，有DFM意識的簽核能夠通過Quartz DRC/LVS/Litho引擎自動實施。

總結

面向65奈米及其以下技術標準時，為了獲得可接受的性能和良率目標，整個設計流程必須衍變為有DFM意識的。包括有DFM意識的特徵表徵﹔有DFM意識的實施、分析和優化﹔以及有DFM意識的簽核。

具備真正DFM意識的環境能夠在設計的每個階段說明與時序、功率、噪音和良率上下文關聯的工藝過程變化和光刻效果。該流程始於單元數據庫的特徵表徵﹔然後是實施、分析和優化﹔最後以簽核結束。

捷碼(Magma)公司是業界領先的從特徵表徵到矽片有DFM意識的綜合解決方案供應商。利用捷碼(Magma)公司革命性的Talus 設計平台，任意大型的設計都能夠在兩天之內完成，抑或是更少地使用自動晶片創建(ACC)流程。這一先進的自動化並不會犧牲產品的質量。改進的分析準確度和可變性管理－以及用於優化災難性和參數良率的內置DFM技術－必將產生性能更好、面積更小、功率最低的設計產品。這些設計天生就對工藝過程變化具備較低的靈敏度，因此最大可能地確保了良率。