設計工程師需要根據設計規範對設計進行變更，這些變更往往貫穿在整個實施階段中。在傳統的層次化結構流程中，一旦RTL、時序以及物理約束合而為一時，則需要大量的手工工作使變更能夠反映到物理分割以及焊點位置的各個層次、平面布局圖、尺寸以及形狀。而對於65納米（nm）及其以下尺寸的系統晶片（SoC）設計，設計師們需要一套自動化的自頂向下或自底向上的整晶片級綜合方法。Talus Vortex 滿足了設計流程的方方面面，規避了耗時的手動工作，從而有效避免了生成新的錯誤—特別是對於那些必須在設計階段的晚期進行的變更—同時確保了設計的收斂。

Talus Vortex實施系統面向高性能、高複雜度、低功耗的納米級設計提供了完全整合的從網表到GDSII的流程，包括：優化、布局圖、布線、有效的漂移時鐘生成、布局規劃以及功率規劃、遞增的RC提取以及一個獨立的遞增的時序分析引擎。Talus Vortex 以捷碼統一數據模型為基礎而構建，使用了新型的基於強度的延遲模型，定義了一套關於容量、運行時間以及性能的新標準。與Talus Power綜合的低功耗設計功能相結合，Talus Vortex在無需犧牲時序和面積的條件下實現了意義重大的功率降低。

基於強度的延遲模型，實現了最理想的時序

通過Talus Vortex系統，捷碼引進了新的以基於強度的延遲模型為基礎的優化功能。這一新的延遲模型能夠在優化的早期階段精確地判斷緩衝和尺寸規模的影響。每個單元都會被分配一個連續的驅動強度，該強度提取了技術庫中可用的實際尺寸。Talus Vortex 系統通過自動地提取HyperCell™模型，替代了每個邏輯塊，而不是使用來自庫中的固定單元。這些都是具有可變驅動強度的功能性布局保持器單元。最初的布局和布線是通過利用HyperCell模型來判定設計中所有路徑的最終優化時序來完成的。在貫穿整個優化過程中，平面規劃優化是通過根據負載和時序的變化不斷地調整每個HyperCell的強度來實現的，從而確保了在優化的各個階段都能獲得最理想的延遲。最後，HyperCell通過一個離散的尺寸被映射到實際的庫單元中。Talus Vortex 通過使用優化的連續規模調整連同適合的緩存，能夠實現消耗更低功率，使用最小面積，同時滿足時序需求的設計。

自動化的非統一功率網格生成。

內置的、低功耗設計和優化

Talus Vortex 系統提供了一個整合的功率優化流程，與傳統的獨立實施工具相比，在實現了較高性能的同時，功耗下降最高可達到20%。功率優化功能能夠實現比傳統的綜合更低的動態功耗。只通過優化的單元尺寸規模來驅動已知的負載，從而避免了單元中不必要的功率消耗。通過優化的尺寸規模來平衡單元的輸入偏移也被用於降低整體開關功率。其它的功率優化功能，諸如基於多閾值電壓（multi-Vt）庫的優化、有DFT（可測試性設計）意識的自動時鐘門控、在標準單元庫中使用整合的時鐘門控單元、同時檢測被激活的寄存器以及層次化的時鐘門控邏輯嵌入等技術，都能夠最小化功率，改善可測試性。

利用面向優化功率分布的自動功率網格綜合，Talus Vortex系統通過將Talus Power做為可選配置項，能夠接受用戶定義的功率網格約束條件，並自動生成適當的功率回路。較之於根據傳承設計為基礎來近似估算電源數量的電子數據表方法，這種方法無疑是極為有效的。用戶能夠定義每一層的應用限定條件、電流密度或者電壓降限制作為輸入約束。設計師們也能夠在規劃的早期詳細說明功率網格的最理想參數，定義焊點的位置，繼而在詳細的實施過程中，繼續細化改進。

這種方法免除了對功率網格冗餘設計的需求，節約了晶片上寶貴的布線資源和空間。該自動化方法極大地縮短了設計收斂時間，同時無需犧牲晶片的性能。需要進一步說明的是，低功耗設計功能是做為可選項提供給用戶的。這些功能包括電壓島支持、自動的MTCMOS開關嵌入，以及支持統一功率格式（UPF）。

自動的宏布局和物理綜合

與傳統的流程需要邏輯或物理設計師手工準備一個平面布局圖不同的是，Talus Vortex 能夠在RTL綜合的後期，從一個引入的網表中自動地生成一個具備原型品質的平面布局圖。出於原型建模的目的，高品質的平面布局圖是通過邏輯單元的水平布局、由時序和擁塞驅動的宏布局，以及在自動決策過程捕獲的各種經生產驗証的專業物理設計師技術來生成的。

與傳統的綜合工具不同，Talus Vortex 不會在流程的早期浪費時間，根據預估的線路負載模型來執行優化。隨著設計的物理知識增加，以及關於全局布線和寄生效應的更精確數據的可用，諸如複製、重建以及強度優化等額外的優化得以實施。通過實施這些特性獲得的設計結果能夠滿足目標時序需求 ，同時獲得了最小的面積和功耗。傳統工具在邏輯綜合階段過早地做出上述各類決定，最終制約了物理設計工具的功能，導致設計無法收斂。

功能塊實施實現了無與倫比的結果質量

根據有代表性的基準，Talus Vortex 系統與競爭的解決方案相比，實現了更好的時序，5-10%的更小面積。無與倫比的QoR（結果質量）的根本在於突破了功能塊級的實施技術，它們包括：

內置的、先進的時序和差動 確保了跨所有模式和過程、電壓和溫度（PVT）功能角的協同的、構建即正確的時序分析和優化，同時也考慮了OCV（片上變異）和串擾的效應。實施過程中複雜多模式和多功能角交互作用的協同優化通過一個單模式簽核級計時器規避了對迭代的需求，從而極大地縮短了周轉時間。

Talus Vortex 提供了完整的頂層時序優化，包括所有功能塊的詳細布線和自動化的重匯編。

業界唯一的統一數據模型 在一個數據結構中包括了面向全部RTL-to-GDSII 流程的所有設計數據。這一駐留內存的數據模型確保了優化、實施和分析引擎能夠立即訪問數據，以便不間斷地更新邏輯、物理、時序和其它的設計信息。這一特性使得這些引擎能夠迅速、準確地做出動態的設計決策，從而確保了最優化的結果。

內置的串擾噪聲和串擾延遲引擎 使得Talus Vortex 能夠自動地解決所有的串擾延遲和串擾噪聲問題，而且無需迭代反復快速的實施級提取引擎提供了稍微悲觀的精度，確保了內置的簽核級提取器只能夠檢測到最少量的時序違背。

時鐘樹綜合 是經過完全整合的，以確保時鐘能夠同時滿足時序和物理目標，同時優化了功率。Talus Vortex 利用先進的技術，諸如優化的時鐘門極電路布局以及複製和反複製，以獲得最好的負載分配。同時，它也充分利用了成熟的時鐘算法，在流程變化和環境差異的條件下，最小化了偏移，同時滿足了時序需求，維護了設計的魯棒性。利用獨一無二的時鐘樹可視化界面，用戶能夠輕鬆地瀏覽、分析以及顯示時鐘樹。

新一代布線器 結合了速度和規則的改進，實現了快速的、DRC-clean（設計規則檢查） 布線。由時序和串擾驅動的布線器能夠執行最頂層（層次化）以及標準單元布線。內置的基於多邊形的DRC引擎面向先進的交互式布線提供了乾淨利落的布線，以及即時的反饋。Talus Vortex 完全支持主流矽片廠商和代工廠的90納米、65納米以及 45納米設計規則，其中包括複雜的間距規則、通用的行程規則、堆疊型通路規則以及密集的線端規則。Talus Vortex 能夠自動滿足複雜的天線規則以及其它的特定流程的製造需求，諸如面向通路、金屬開槽以及時序驅動的金屬填充等面積最小化規則。這一運行在一個數據模型的整合引擎允許快速准確的由時序驅動的線路間距調整，面向地線和浮動金屬的金屬填充以及固有的（不是布線后產生的）冗餘通路嵌入。Talus Vortex 提供了業界最好的面向布線的多線程加速，而且能夠跨多CPUs進行分布式處理。

Talus Vortex 獨特的時鐘瀏覽器使得用戶能夠輕鬆地瀏覽、分析並顯示時鐘樹。

Loop中的簽核（Sign-off ）

Talus Vortex與Quartz RC和 Quartz Time協同作業，提供了先進的簽核級時序分析和優化功能。這一內置的具有簽核精度的提取、時序和噪聲分析引擎用於在設計優化過程中，消除實施和簽核流程之間的迭代。通過Loop™技術中整合的Sign-off（簽核），用戶能夠以比傳統的獨立工具流程更快的速度實現完美的時序收斂，簡化簽核為純粹的網表活動。簽核的提取精度接近於已知的寄生提取行業黃金標準,QuickCap® ，精度範圍在5%以內。Talus Vortex 獨一無二地利用了捷碼的QuickCap 技術，通過使用QuickCap CNE （關鍵網絡提取），對於選定的關鍵時序網絡，甚至能夠獲得更高的精度。Talus Vortex 提供了額外的先進時序功能，諸如增強電流源模型（ECSM）和複合成電流源（CCS）支持。

功能強大的GUI（圖形用戶界面）加速了設計調試和探測

利用Talus Vortex系統中功能強大的可視化工具，設計師們能夠瀏覽平面布局過程中所需的邏輯層次，指導分割決策。與連通性相關的可視化，諸如飛線和時鐘域分布，提供了有價值的結構和約束條件改善信息。內置的時序觀察器中基於間隔的關鍵路徑時序柱狀圖使得設計師能夠通過對RTL（通過Talus Design）、示意圖、平面布局圖或規劃圖的直接交叉探測迅速定位時序問題。此類分析非常容易辨別出漏掉的約束條件或例外情況，諸如假路徑或多環路路徑等。詳細的功率報告和分布圖提供了設計流程早期階段的功率損耗和分布訊息，節約了後期封裝和設計重製的成本。

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