設計工程師需要根據設計規範對設計進行變更，這些變更往往貫穿在整個實施階段中。在傳統的層次化結構流程中，一旦RTL、時序以及物理約束合而為一時，則需要大量的手工工作使變更能夠反映到物理分割以及焊點位置的各個層次、平面布局圖、尺寸以及形狀。而對於65納米（nm）及其以下尺寸的系統晶片（SoC）設計，設計師們需要一套自動化的自頂向下或自底向上的整晶片級綜合方法。Talus Design 滿足了設計流程的方方面面，規避了耗時的手動工作，從而有效避免了生成新的錯誤—特別是對於那些必須在設計階段的晚期進行的變更—同時確保了設計的收斂。

Talus Design 系統中包括經生產驗証的RTL綜合、自動的宏布局功能和物理綜合，以及一個時序分析器。Talus Design 系統根據給定的時序、功率以及布局約束條件對整晶片RTL進行綜合。這一自動化的解決方案賦予了邏輯設計師們快速開發設計空間以及實施最佳解決方案的能力，同時無需了解詳細的物理設計知識，也無需延長交付時間，或者犧牲設計的品質。Talus Design 以捷碼的統一數據模型架構為基礎，為邏輯設計師們提供了一整套綜合的、高產能的、可預測的，以及可重複的流程。

快速、大容量的RTL、DFT以及數據通路綜合

Talus Design系統充分利用了捷碼統一數據模型的大容量特性，能夠綜合含有數百萬門極電路的RTL設計，而無需考慮分層次的分割或與防護頻帶相關的時序約束條件。該系統對整個晶片或者超大規模的邏輯部分進行綜合，而不是大量無法計數的子模塊，由於流程不受任意邊界的的限制，因而獲得了卓越的最佳結果。遞增的細節描述性能使得設計中RTL的微小變更都能夠迅速傳遞到實施流程，而無需對整個設計進行重新編譯，眾所周知，手工編譯流程耗時且容易產生錯誤。

Talus Design系統中包含了一個內置的動態算法模塊發生器，用來推斷RTL資源內的數據通路組成要素，判斷時序約束條件，從而自動地實施最佳宏架構，同時滿足最小面積和最低功耗條件下的性能需求。與傳統的綜合不同，捷碼的模塊發生器利用算符合並全面地綜合整個算術表達式，同時通過共用跨層次邊界的通用操作，來生成面向整個數據通路模塊的最佳架構。利用其迅速綜合能力，Talus Design 能夠動態地實施數據通路模塊，而無需創建可替代架構的大型緩存。同時，Talus Design 也具備獨一無二的能力，在物理綜合過程中交換架構，以獲得理想的性能。

為了推動並簡化對功能強大的、自動化設計環境的採用，Talus Design 系統綜合並優化了來自各類行業標准HDL（硬體描述語言）格式的RTL輸入，包括System Verilog (IEEE1800)、Verilog (IEEE 1364-1995 和 1364-2001) 以及 VHDL (IEEE 1076-1987, 1076-1993)。Talus Design 廣泛適用於面向綜合和重用的常用代碼類型。同時，Talus Design 也支持綜合pragmas 和用於傳統商用綜合工具的示例算法數據通路零件。

基於強度的延遲模型，實現了最理想的時序

通過Talus Design， 捷碼引進了新的以基於強度的延遲模型為基礎的優化功能。這一新的延遲模型能夠在優化的早期階段精確地判斷緩衝和尺寸規模的影響。每個單元都會被分配一個連續的驅動強度，該強度提取了技術庫中可用的實際尺寸。Talus Design 通過自動地提取HyperCell™ 模型，替代了每個邏輯塊，而不是使用來自庫中的固定單元。

最初的布局和布線是通過利用HyperCell模型來判定設計中所有路徑的最終優化時序來完成的。在貫穿整個優化過程中，平面規劃優化是通過根據負載和時序的變化不斷地調整每個HyperCell的強度來實現的，從而確保了在優化的各個階段都能獲得最理想的延遲。最後，HyperCell通過一個離散的尺寸被映射到實際的庫單元中。Talus Design 通過使用優化的、連續的尺寸規模調整連同適合的緩存，能夠實現消耗更低功率，使用最小面積，同時滿足時序需求的設計。

內置的、低功耗設計和優化

Talus Design系統提供了一個整合的功率優化流程，與傳統的獨立綜合工具相比，在實現了較高性能的同時，功耗下降最高可達到20%。功率優化功能與傳統的綜合相比能夠實現更低的動態功耗。僅通過被優化的單元尺寸來驅動已知的負載，從而避免了單元中不必要的功率消耗。通過優化的尺寸規模來平衡單元的輸入偏移也被用於降低整體開關功率。其它的功率優化功能，諸如基於多閾值電壓（multi-Vt）庫的優化、有DFT（可測試性設計）意識的自動時鐘門控、在標準單元庫中使用整合的時鐘門控單元、同時檢測被激活的寄存器以及層次化的時鐘門控邏輯嵌入等技術，都能夠最小化功率，改善可測試性。

利用面向優化功率分布的自動功率網格綜合，Talus Design 通過將Talus Power做為可選配置項，能夠接受用戶定義的功率網格約束，並自動生成適當的功率回路。較之於根據傳承設計為基礎來近似估算電源數量的電子數據表方法，這種方法無疑是極為有效的。用戶能夠定義每一層的應用限定條件、電流密度或者電壓降限制作為輸入約束條件。設計師們也能夠在規劃的早期詳細說明功率網格的最理想參數，定義焊點的位置，繼而在詳細的實施過程中，繼續細化改進。這種方法免除了對功率網格冗餘設計的需求，節約了晶片上寶貴的布線資源和空間。該自動化方法極大地縮短了設計收斂時間，同時無需犧牲晶片的性能。

自動的非統一功率網格生成

在Talus Design系統中包含有先進的、低功耗設計功能，是做為可選配置提供給用戶的。這些功能包括電壓島支持、自動的MTCMOS 開關嵌入，以及統一功率格式（UPF）。

自動的宏布局和物理綜合

與傳統的流程需要邏輯或物理設計師手工准備一個平面布局圖不同的是，Talus Design 能夠在物理綜合之前，在RTL綜合的後期，自動地生成一個具備原型品質的平面布局圖。出於原型建模的目的，高品質的平面布局圖是通過邏輯單元的水平布局、由時序和擁塞驅動的宏布局，以及在自動決策過程捕獲的各種經生產驗証的專業物理設計師技術來生成的。

與傳統的綜合工具不同，Talus Design系統不會在流程的早期浪費時間，根據預估的線路負載模型來執行優化。隨著設計的物理知識增加，以及全局布線和寄生效應的更精確數據的可用，諸如複製、重建以及強度優化等額外的優化得以實施。通過實施這些特性獲得的設計結果能夠滿足目標時序需求 ，同時獲得最小的面積和功耗。傳統工具在邏輯綜合階段過早地做出上述各類決定，最終制約了物理設計工具的功能，導致設計無法收斂。

綜合全面的、可配置的DFT規則檢查引擎

為了改善設計的可測試性，Talus Design支持自頂向下和自底向上的層次化掃描嵌入，並貫穿在整個綜合和物理設計流程中。Talus Design系統中配備了一個綜合的、可配置的DFT（可測試性設計）流程檢測引擎，使得用戶能夠分析並調試可測試性問題。一個修復機制會自動添加測試邏輯，並且有選擇地增加測試點以解決測試問題，幫助改善測試覆蓋率。在掃描嵌入期間，掃描鏈會被適當地、安全地加以平衡，以期能夠降低測試時間。 該測試鏈能夠通過後掃描流程檢查加以驗証，工具能夠快速生成故障覆蓋預估，與商用ATPG（自動測試向量生成）工具的最終結果隻有1%的差距。繼而，將生成用於領先的ATPG工具的超級文件，從而實現了無縫的交付。

其它的DFT策略，諸如片上檢測矢量壓縮、邏輯BIST（內置自測）、存儲BIST，以及邊界掃描嵌入都以RTL嵌入的形式以及通過接口接入來自領先DFT廠商的工具等方式得到支持。這些接口都是通過與微捷碼綁定的DFT合作伙伴的通力協作而開發出來的，從而確保了Talus Design 與第三方DFT工具的無縫整合。

獨立的時序分析器和約束

Talus Design利用一個貫穿在整個RTL-to-GDSII流程中的獨立靜態時序分析器，消除了綜合和物理設計之間的時序不匹配 。設計優化約束條件一旦在RTL級被設定，就要應用於整個綜合和物理設計中。優化流程根據時序約束執行下推操作，以支持自頂向下的設計流程，以及上拉操作以支持層次化的、基於IP（知識產權）或黑盒子的自底向上的設計流程。

約束條件的設定廣泛採用了SDC格式，並支持同步的多模式案例分析。定制的時序報告在整個晶片實施流程中均可用。內置的計時器確保了在原型建模過程中設計變更之後進行快速的、遞增的時序分析。對功能塊和晶片級時序的早期探究有助於識別並修正潛在的時序問題，這些問題來自於設計早期階段不夠優化的RTL代碼或者錯誤的設計約束。

可選擇的先進時序和差動引擎確保了跨所有模式和過程、電壓和溫度（PVT）功能角的協同的、構建即正確的時序分析結果和優化，同時也考慮了OCV（片上變異）和串擾的效應。這一實施級功能通過一個單模式簽核級計時器規避了對迭代的需求，從而極大地縮短了周轉時間。

可預測性改善了生產力

Talus Design 系統確保了邏輯設計師們能夠在設計流程的早期階段進行試驗，以改善RTL和時序約束，使得他們能夠在比傳統流程早得多的階段創建一個平面布局圖。這些早期的準備工作能夠在數據不夠完整的時候就開始實施。隨著數據的逐漸清晰可用，細節逐步被添加進來，從而消除了設計周期末期耗時的迭代。這一功能使得邏輯設計師們能夠向實施團隊交付出具有較高可信度的Volcano™文件（捷碼的二進制數據格式），最終達成設計的收斂。 保留平面布局圖中所有已知的優良特性的功能增加了實施的可預測性，使得實施更加容易追蹤、調試以及修改局部的變異。

通過Talus Design系統和 Talus Vortex系統中的自動化流程，實施不再是設計流程的瓶頸問題。電子系統級（ESL）設計師能夠迅速判定可替換的系統架構對物理度量的影響，諸如面積、性能、功率、可布線性、可測試性、可製造性以及良率等。任何后期定義的規範、RTL或約束變化能夠輕鬆地融合解決，而不會影響到交付時間表或工程團隊的生產力。Talus也支持行業標準格式的交付結果，諸如為第三方物理設計工具所用的Verilog 網表、SDC約束、UPF（統一功率格式）功率計劃以及DEF（設計交換格式）平面布局圖等。

功能強大的GUI（圖形用戶界面）加速了設計調試和探測

利用Talus Design系統中基於示意圖的或基於規劃圖的可視性，邏輯設計師們能夠在整個設計流程中檢驗RTL代碼的功能型，察看邏輯分級、物理分割、引腳布局、時鐘分布以及時序路徑等。貫穿整個流程中的從示意圖、平面布局圖或規劃圖到RTL代碼的交叉探測使得邏輯設計師們能夠迅速識別、定位並修正由於時序約束或者不正確的RTL代碼結構引起的問題。利用這一獨一無二的調試功能，設計師們能夠瀏覽平面布局過程中的邏輯層次，並指導分割決策的制定。與連通性相關的可視化，諸如飛線和時鐘域分布，提供了有價值的結構和約束改善信息。內置的時序觀察器中基於間隔的關鍵路徑時序柱狀圖使得設計師能夠通過對RTL、示意圖、平面布局圖或規劃圖的直接交叉探測迅速定位時序問題。此類分析非常容易辨別出漏掉的約束條件或例外情況，諸如假路徑或多環路路徑等。詳細的功率報告和分布圖提供了設計流程早期階段的功率損耗和分布信息，節約了後期封裝和設計重製的成本。

交叉探測加速了品質的改進

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