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先進的 ATPG產品支援數種錯誤模型(Fault Models)的同步分析,藉助多執行緒(multi-threading)與晶片上壓縮(on-chip compression)來改進品質，同時降低往返時間與奈米IC的成本 美國加利福尼亞州聖荷西市，2007年10月15日訊—晶片設計解決方案供應公司捷碼設計自動化公司(那斯達克代碼：LAVA)，今天發表具有晶片上壓縮功能的Talus™ ATPG與Talus ATPG-X。這些先進的自動測試圖樣產生(ATPG)產品使設計者能有效的改進測試品質, 減少往返時間, 並且降低奈米(nm) 級IC的成本。藉由整合Talus ATPG和Talus ATPG-X至Talus實體設計環境, 捷碼提供唯一真正實體相關DFT（Physically Aware DFT）的IC實現流程。 今日晶片設計的複雜度和更小的尺寸使測試製作完成的IC更加複雜。新的晶片故障模式(failure mechanisms)不斷湧現。傳統上, 多數缺陷可在閘級(gate-level)層次上使用由ATPG工具產生的定值測試樣本(stuck-at pattern)來檢測。如今要維持必要的百萬分之一的缺陷率(DPM), IC製造者必須使用與時序、佈局和電源相關的缺陷檢驗技術。因此, 優質的測試現在必須使用更多錯誤模型 ,以及從各種各樣的設計工具中產生的費時且易出錯的數據。傳統ATPG工具沒有這種性能或資料容量來提供奈米級IC測試品質和週轉時間所需的水平。 Talus ATPG設計之初就是為了並行處理多種錯誤模型, 以提高測試品質和設計 往返時間。它充分地整合進捷碼的Talus IC實現系統並利用單一的資料模組架構，能有效率地得到時序、佈局、功率和其它相關資料，這些是一般ATPG工具無法做到的。這使得Talus ATPG可產生其它工具無法產生的測試樣本。例如, Talus ATPG可為極細微的線路橋接缺陷(bridge defect)和訊號干擾(crosstalk)進行測試。使用單一資料模組也允許Talus ATPG支援幾乎當前所有的錯誤模型, 也可以很容易地擴充以支援未來模型, 和提供更佳的易用性。 Talus ATPG還具備額外功能，可在不降低測試品質的前提下進一步減少測試時間和測試成本。它是市面上唯一的多執行緒ATPG工具, 可以提供比一般傳統工具更高的吞吐量(throughput)。Talus ATPG-X內建晶片上壓縮功能, 可將測試數據資料量減少40倍以上。Talus ATPG能夠準確地診斷測試機台上的錯誤, 找出缺陷的邏輯和實體位置。診斷結果可以傳遞到捷碼的Knights Camelot™與LogicMap™產品, 和從捷碼Knight YieldManager®產品得到的實體和電子缺陷數據, 來進行交互和失效分析。 “隨著晶片設計逐漸往更微小的尺寸邁進，我們必須處理新的、複雜的缺陷機制。以傳統的ATPG工具來 產生測試樣本變得更加複雜而費時。”IDT 設計自動化服務主任Camille Kokozaki表示“我們發現捷碼的 完整流程和ATPG的緊密整合、時序和物理布局，都非常令人信服。” "隨著設計和製造IC的費用日漸增加，使測試過程更加高效率是極端重要的 - 如果您無法測試一顆IC, 就不要製造它。" 捷碼設計實現事業部總經理Kam Kittrell表示。"Talus ATPG的加入更加強了Talus平臺的測試能力, 使我們的顧客對他們晶片的製造、測試以及獲利能力更有信心。" 捷碼在ITC展示Talus ATPG和Inovys共用性
捷碼並且將在ITC期間,10月23日上午11點主辦由康乃狄克大學電子和電腦工程部門助理教授Mohammad Tehranipoor博士主講的午餐會。Tehranipoor 博士將談論把佈局、時序和變異(variation)資訊導入DFT/ATPG的重要性。註冊請上網: www.magma-da.com/ITC Talus ATPG與Talus ATPGX已經上市。如需更多產品詳情請洽捷碼（Magma） 關於捷碼（Magma） 捷碼(Magma)、Talus和YieldManager為註冊商標，Camelot、"Design Ahead ofthe Curve"和LogicMap是捷碼設計自動化有限公司的商標。所有其他的產品與公司名都是這些公司的商標與註冊商標。 前瞻性聲明：
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