| 捷碼（Magma）軟體榮膺台積電45奈米工藝技術設計參考流程8.0版的資格認証 |
|
|
捷碼（Magma ）積體電路實施以及簽核系統提供了面向45奈米器件的布線、低功耗、DFM以及SSTA設計功能
美國加利福尼亞州聖荷西市，以及台灣新竹市，2007年6月4日訊—半導體設計軟體供應商捷碼（Magma）® 設計自動化有限公司（納斯達克股票交易代碼：LAVA）和台灣積體電路製造股份有限公司（台灣証券交易所代碼TSE：2330，紐約証券交易所代碼NYSE：TSM）於今日聯合宣布捷碼公司的Blast 和Talus™ 設計實施軟件、Quartz™ SSTA 統計分析、Quartz DFM 以及 SiliconSmart® DFM均被台積電的設計參考流程8.0版囊括在內。捷碼系統滿足了45奈米工藝幾何拓蹼凸顯出來的設計挑戰以及工藝偏差。設計參考流程8.0版包括裸片間（Inter-die）變異的統計時序分析、自動化的DFM（可製造性設計）熱點校正以及新型的動態低功耗設計方法。
捷碼設計實施事業部總經理Kam Kittrell 評價說：“捷碼和台積電一直致力於為設計師們提供高效的、可靠的以及有成本效益的設計和製造功能，以完成嚴苛的積體電路設計和製造，”他進一步評論道：“我們非常榮幸捷碼的軟體能夠繼續成為台積電設計參考流程中的關鍵組件。”
捷碼和台積電公司攜手緊密合作，以台積電的45奈米工藝過程以及設計參考流程8.0版來驗証微捷碼公司從RTL-到-GDSII流程中先進的低功耗、統計靜態時序分析（SSTA）以及可製造性設計（DFM）的功能。
台積電設計服務市場副總監 Kuo Wu 表示說：“捷碼公司提供了一個透明的、用戶界面友好的流程，滿足了布線、SSTA、DFM，以及低功耗的需求，使得設計師們能夠最大程度地挖掘出45奈米設計的潛能，”他繼續表述道：“捷碼的統計特徵表徵以及分析功能在確保的準確度的同時，實現了快速的量產。”
與65奈米工藝過程相比，45奈米工藝技術的晶體管密度增加了一倍，同時也產生了新的挑戰，即對通盤的、整合的設計方法的需求。對於改進的精度，基於規則的實施流程已經藉由基於模型的流程得以擴展。導致印刷的形狀背離原圖的光刻效應正逐漸變得更加麻煩，同時導致了系統熱點和參數良率的缺失。
化學機械研磨（CMP）以及平坦化的影響也產生了一系列的製造問題，同時隨機的粒子缺陷也需要進行管理。45奈米設計的出現需要精細的低功耗技術，以確保在整個從RTL-到-GDSII設計流程中洩漏電流和動態功耗的最小化。此外，裸片之間和裸片內的變異、統計洩漏以及統計時序（SSTA）優化也必須結合到流程之中。
關於台積電設計參考流程8.0 版的支持
設計參考流程8.0版的發布，延續了台積電的一貫傳統，繼續提供久經市場考驗的設計方法和推薦的工具，從而確保先進工藝技術環境下矽片設計的成功。這種設計支持的生態系統有效降低了演變到65奈米技術節點的風險。包括在設計參考流程8.0版中的捷碼產品包括：
Blast Create™、Blast Fusion® 、Talus Design、Talus Vortex – 實現了智能化的時序、面積以及功率折衷平衡
捷碼在一個可單獨執行的程序中提供了完整的從RTL-到-GDSII的流程。Blast Create 和Talus Design 是從RTL到placed-gates的系統，使得邏輯設計師能夠綜合、直觀顯示、評估以及改善RTL代碼的質量、設計約束、測試需求以及平面布局圖的質量等。Talus Design系統中集快速、功能完善的、高容量的預測綜合功能、完整的和增量式的靜態時序分析和功率分析功能於一身。Blast Fusion 和Talus Vortex是物理設計解決方案，包括了優化、布局和布線、有效的時鐘發生、平面布局規劃以及功率規劃、RC提取以及一個獨立的、內置的增量式時序分析器。這些軟體都以捷碼的統一數據模型為基礎，在詳細的布局之前能夠精確地預 測最終的時序結果，從而消除了時序收斂迭代，並確保了迅速的設計收斂，同時在設計過程中權衡了諸如晶片變異（OCV）等奈米設計的新型挑戰。Talus Vortex 完全能夠支持台積電的45奈米布線規則以及寄生技術文件。
Blast Power™、Blast Rail™、 Talus Power、Quartz Rail – 先進的功率管理以及功率簽核
通過台積電的設計參考流程8.0版，設計師們能夠擁有一套面向功率優化和管理綜合的從RTL-到-GDSII 的解決方案。該方案中實施了多種節能設計策略，以實現最大的功率縮減。本系統整合了低功耗分析和優化引擎– 而且貫徹應用到–整個RTL-到-GDSII流程。Talus Power 支持先進的新型技術，包括利用協同的多區塊優化、多電壓域（multi-Vdd）以及物理實施的本地多閾值電壓（multi-Vt）、自動的多電壓設計、自適應電壓調技術，滿足了台積電45奈米動態和洩漏功率的需求。
利用Quartz Rail ，功率分析將從RTL階段開始，一直持續到簽核階段，以確保功率的完整性 。功能包括自動的功率網格分析、靜態和動態電壓降分析以及感應延遲和解耦電容插入等，以規避電壓峰值下降。捷碼的方法同時也支持嵌入並調整不同類型功率開關電路的體積，諸如粗粒度分布式的和全局的頁眉/頁腳開關電路，以及精細粒度頁腳開關電路。
捷碼的低功耗解決方案將執行統一功率格式（UPF）標準，並支持通過Talus Power 和 Quartz Rail的UPF設計功率目標。
SiliconSmart DFM – 先進的統計特徵表徵
由於由統計特徵表徵帶來的變量數量持續增加，特別是晶格內部的特徵表徵，晶格內每個晶體管都有一個變量，特徵表徵工具必須具備更卓越的性能並實現更快的量產。SiliconSmart DFM 是新一代的高性能統計特徵表徵引擎，面向執行統計時序和功率特徵表徵，提供了快速、準確的解決方案，同時產生了除捷碼的專屬統計模型之外的所有行業標準的統計模型，從而推動了捷碼的Quartz SSTA 。
Quartz SSTA –管理工藝過程的偏差
在45奈米的設計製造工藝過程中，傳統的做法是利用多種工藝拐點和設計餘量來防止工藝過程的偏差，然而這種方法會大幅度地危及性能，從而導致設計的失敗。為了幫助用戶降低完成時序收斂所耗費的時間和精力，並獲得穩定優質的設計，台積電在設計參考流程8.0版中內置了捷碼的Quartz SSTA 。Quartz SSTA 使得設計師們能夠通過識別並修正對工藝偏差敏感的關鍵路徑來管理貫穿在整個設計流程中的工藝流程的偏差。它包括支持先進的時序模型，諸如復合電流源（CCS）、晶格之間和晶格之內變異，以及統計洩漏和優化等。因此，通過該系統，設計師們必將能夠獲得魯棒性更強的設計，進而改善了所有工藝過程窗口和環境條件下的生產良率。
Quartz RC 和 Quartz Time –面向提取和時序的精准簽核工具
Quartz RC 和Quartz Time 通過一個獨立的、完善的積體電路實施以及面向提取、時序和噪音的簽核系統，進一步擴展了Blast Fusion 和 Talus。Sign-off-in-the-Loop™技術是專為滿足客戶對高級幾何拓蹼中更快的設計流程需求而開發，消除了外部的簽核迭代，實現了構建即正確的結果，將簽核行為簡化為僅僅幾個簡單的核對活動。
Quartz RC 是簽核級的寄生提取產品，實現了與業界公認的黃金寄生提取標準QuickCap® 緊密關聯的精確度。Quartz RC 是整晶片級的提取工具，能夠在Blast Fusion和Talus 流程中存取訪問，或者能夠被用來做為ASIC設計師使用的獨立系統，通過業界標準的LEF/DEF （庫交換格式/設計交換格式）輸入。
Quartz Time 提供了精準的時序和噪音分析，以及簽核。Quartz Time 是專為滿足因奈米級工藝流程引發的複雜的時序問題。同時，Quartz Time 也提供了先進的時序功能，諸如協同多模式以及多區塊支持，電流源模型支持，並支持多電壓設計和電壓降導致的延遲對時序影響分析等。
Blast Yield TX、Talus DFM、Quartz DFM – 改善良率、降低成本
捷碼在整個實施流程中，滿足了可製造性設計的需求，消除了與布局完成後的DFM修正相關的高成本迭代。捷碼的DFM解決方案組合了基於規則和基於模型的分析方法，從而在不大幅度增加運行時間的情況下實現了精確的矽片設計。設計師能夠在不違反DRC規定以及影響關鍵性的時序的情況下消除DFM熱點。Blast Yield TX和Quartz DFM 是經過台積電驗証的工具，做為代工廠精度的DFM解決方案推薦給設計師使用。Blast Yield TX在Magma Blast Fusion流程中整合了台積電的虛擬化學機械研磨（VCMP）仿真器、與台積電關聯的臨界面積分析方法（CAA）以及Quartz™ DRC的光刻工藝檢驗（LPC）等功能。通過Blast Yield TX和Quartz DFM，設計師們獲得了完整的DFM解決方案，從而能夠最大限度地降低隨機的與系統化的良率損失。
通過將線路擴展、線路加寬、冗餘通路插入以及通路擴展等組合到一個用戶執行的單步執行步驟中，台積電設計參考流程8.0版中的新特性改善了臨界面積分析和優化。VCMP 流程利用C-API 實現了效率的改善，面向CMP熱點修正提供了先進的虛擬金屬填充。通過Quartz RC和 QuickCap® NX 工具，實現了有VCMP意識的寄生提取，提供了矽片精度的延遲和洩漏分析。此外，Quartz DFM 能夠用於識別並自動修正LPC 布線熱點，並能夠輸出光刻輪廓線，以生成有光刻意識的SPICE網表。
關於捷碼（Magma）
應用於積體電路(IC)設計的捷碼（Magma）軟體被公認為是半導體科技中最優秀軟體的代表，使全球最大的芯片公司能設計領先的晶片 “Design Ahead of the Curve”™。捷碼（Magma）公司為IC實施、分析、物理驗証和特徵描述提供EDA(電子設計自動化)軟體。捷碼（Magma）的產品獲世界頂尖的工程師選用來設計和驗証複雜的、高性能的ICs，應用於通訊、計算、消費電子以及網絡應用，同時，縮短了設計時間和成本。捷碼(Magma)總部位於美國加利福尼亞州的聖荷西市，在世界各地均設有辦事機構。捷碼（Magma）的股票以交易代碼LAVA在納斯達克証券交易所掛牌交易。請參考捷碼（Magma）設計自動化公司的網站www.magma-da.com 。
台灣積體電路製造股份有限公司（TSMC）簡介
台灣積體電路製造股份有限公司(簡稱台積電，TSMC)是世界上最大的專注於半導體生產的代工廠，具有業界領先的工藝技術和最大的工藝驗証庫系列，IP（知識產權），設計工具和參考流程。公司擁有兩個先進的十二英寸晶圓生產線、五個八英寸晶圓生產線和一個六英寸晶圓生產線。此外，台積電（TSMC）還有兩個全資子公司WaferTech和台積電（上海），以及一個合資廠（SSMC），都擁有足夠強大的生產能力。台積電（TSMC）是業內率先具備65奈米生產能力的代工廠。台積電（TSMC）公司總部位於台灣新竹。關於台積電（TSMC）的詳細情況請參考網站http://www.tsmc.com。
前瞻性聲明：
按照1995年私人証券訴訟法（修改版）中定義的“免責聲明”，除了在本文提及的歷史訊息，本新聞稿中涉及到的內容，包括捷碼（Magma）軟體和台積電(TSMC)工藝技術的特點和優越性的一般性描述，以及關於捷碼（Magma）能夠使得設計師們能夠增強可製造性、改善良率，進而降低了功率和開發成本，縮短了生產時間等非限定性描述都屬於前瞻性聲明。這些前瞻性說明可能受到某些風險和不確定因素的影響，這些影響可能導致實際結果與歷史結果或預期產生重大出入，包括但不僅限於捷碼（Magma）公司和台積電(TSMC)公司繼續合作的決定，公司緊跟變化莫測的技術發展的能力以及其產品產生預期結果的能力。關於上述和其它潛在風險因素的進一步討論將在捷碼（Magma）提交給美國証券交易監督委員會的公共文件中予以闡述（www.sec.gov）。捷碼（Magma）公司不承擔發布任何前瞻性聲明修訂結果的義務。
|
