對真正的可製造設計(DFM)和可確保良率設計(DFY)的追求遠不是目前現有的設計規則和OPC的簡單組合能夠實現的。

簡介

下載白皮書(英文版)

目前，可製造設計(DFM)和可確保良率設計(DFY)吸引了大量的關注。其中的一個問題是就電子和電子設計自動化(EDA)業界的很多事項而言，DFM和DFY的條款還沒有詳細定義。事實上，因為不同的公司往往站在它們各自的立場上以不同的方式來定義這些條款，因此可能有一種論調是這些條款已經定義得過於詳細了。

其實，實際情況是，這兩種理念無非都是為了克服同樣問題：設計出晶片能夠用於生產製造，而且晶片能夠按照規劃的功能工作。發表這篇白皮書的目的在於在面對90納米和65納米技術標準時，為什麼存在DFM/DFY的問題，當未來發展到更小的技術標製時為什麼這些問題將變得更加嚴重，以及為什麼傳承下來的設計工具和流程無法經過簡單的裝配來解決這些問題。同時本文還探討了當前超深亞微米技術對真正DFM/DFY流程的核心需求。

實際上，隱藏在當前大量的DFM/DFY問題背後的核心問題是矽片的特徵結構)要遠遠小於用來制造它們的光波長 (如圖1所示)。

圖1.所見並非所得

這種情況類似於試圖用一根直徑1英寸的畫筆去畫一條1/4英寸寬的線條。如果我們假設上圖中所示的綠色線條的幾何形狀是理想狀態希望的的形式，那麼它就是通過物理設計工具生成的最初的GDSII文件中的形狀。現在的問題是如果以光掩模工藝生產這一設計形狀，那麼隨著最新技術標準的尺寸下降，矽片上顯示的相應形狀將會失真，遠遠偏離最初的理想形狀。

目前的一種解決方法是用各種各樣的分辨率增強技術(RET)對GDSII文件進行後處理，如光學鄰近效應修正技術(OPC)以及相移掩模技術(PSM)等。舉例說明，如果採用OPC技術方法，工具通過增強現有的特性或增加新的特性來修正GDSII文件－也就是著名的次分辨率輔助特性(SRAF)－以獲得更好的適印性。另一種方法是變化圖像，前提是我們了解印刷工藝會導致圖像失真，而且了解失真的方式，然後按照失真相反的方向使原圖失真，這樣就能夠致使兩種失真效果相互抵消。

存在的問題是－在最後的GDSII文件和光掩模前後關係中－設計中的每個結構都會收到周圍環境的影響，即受到最鄰近的結構影響。換一種方式來說明就是，如果GDSII文件和光掩模中兩個幾何拓扑形狀互相隔離，那麼它們的印刷形狀就不會有問題，但是如果這兩個形狀被安排得非常接近，製造這些形狀的光之間會產生干涉效應，進而導致每個形狀失真，通常以抽象的方式。

最終的結果就是設計中的方方面面，下至時序和每個單元與軌的可靠性－都將受到設計的布局布線的嚴重影響。事實上，在同一技術標準下、在相同面積的晶粒上部署了相同數量的單元相同的單元關聯混合類型的兩個設計，會由於各自不同的布局配置，而產生大不相同的良率。

傳統DFM/DFY的局限性
一般來講，製造和良率問題分為四大類，如圖2所示。災難性問題包括諸如缺少通路導致芯片完全失效的問題。相比而言，參數問題能夠保留芯片的功能性，但是可能超出額定範圍，例如，500M赫茲的器件只能運行在300M赫茲，或者設計功耗小於5瓦的組件實際功耗卻為8瓦。災難性問題和參數問題的起源可以被細分為系統特性驅動的效應和統計學隨機事件。

圖2.制造和良率問題被分為四大類

真正的DFM/DFY解決方案必須能夠積極地解決這四大類問題﹔然而，不幸的是，在90納米及其更小技術標準製造環境中，現有的流程根本無法解決這些問題。過去，設計界和製造界一直被視作非常獨立、截然不同的兩個實體。到目前為止，設計師仍然被屏蔽在製造工藝的複雜性之外，僅使用由代工廠提供的“設計規則”和“推薦使用的規則”來完成設計。

在早期的技術標準環境下，如果設計師－以及他們的工具－能夠嚴格地遵循這些規則，那麼他們就理所當然地認為晶片是能夠被生產製造出來的﹔產生的任何良率問題都被認為是代工廠的問題，往往通過改善製造工藝的性能或者通過對工藝過程實施嚴格的控制來解決問題。然而，對於目前的超深亞微米技術標准，這些規則不足以反映制造工藝流程的根本原理。這意味著即使設計師小心翼翼地遵守代工廠提供的所有規則，制造出來的晶片仍然需要面對無法接受的良率問題。

每個新技術代的設計規則正在變得越來越複雜。舉例說明，在130納米技術標准下，設計規則數量相對較少，也比較簡單，一般規則表達為“最小線軌寬度應該等於xxx，而且兩條線軌之間的最佳距離應該等於yyy”。

但是到了90納米的製造環境，設計規則開始增生擴散，變得更加復雜，而且，65納米的設計規則則變得極其複雜﹔例如，即便是一個簡單的線端規則也要用非常非常多的參數表達 (如圖3所示)。

圖3.65納米的設計規則極其復雜。

最後的結果就是諸如此類的設計規則數量和複雜性呈螺旋上升，以至於無法控制，使用這些規則可能會佔用大量的內存，需要額外的運行時間。而且，正如前文所談論的，這些規則事實上並不能代表實際情況背後的根本原理﹔將另一個結構諸如線軌或單元布置在與原結構相近的位置，可能會製造出兩個結構都無法接受的產品，因此，即使設計師嚴格追隨所有的設計規則，設計出的晶片仍然還是會失效。

推薦規則的局限性
除了上文所討論的設計規則，設計師們同時也使用推薦規則的“工具套件”。例如，始終都存在這樣的概率－盡管比較低－通路可能沒有印刷成功。因此，當一個器件中包含千萬個甚至上億個通路時，其中的一個通路沒被印刷成功的可能性就接近確定性了。

利用推薦規則解決這些問題的辦法可能是增加冗餘通路。但是，由於缺乏如何準確地部署此類通路的知識，設計師可能會隨意布置這些通路，不可避免地浪費了大量的矽片空間。現在的問題是當利用傳統的設計工具和流程時，事實上，系統不可能判斷特殊通路是否有幫助，因此設計師必須盡力而為，親自動手，並將設計結果交付到製造環節。

事實是，可能存在很多互相衝突的需求﹔例如，在線圈輕微調整、線端規則、冗餘通路插入等之間哪一個最優先。加大力度改善良率問題－諸如不加選擇地增加冗餘通路－可能會擾亂面積、時序和功耗等項目的設計。

更為糟糕的是，在某些情況下，增加冗餘通路可能會產生對光刻非常不利的拓扑圖，最終將導致其它的裝置紛紛失效。這裡再舉一個例子，增加線軌之間的距離通常會被視作一個比較好的實踐，但是對於超深亞微米級的設計，存在一些間距配置－稱之為“禁止的間距”－對光刻非常不利，進而導致無法接受的產品。

設計後分辨率增強技術的局限性
正如前文討論過的，目前的設計流程是以設計師使用設計規則和推薦規則為基礎的－最終－生成原始GDSII文件，然後再以各種分辨率增強技術(RET)進行後處理，諸如OPC和PSM。

那麼當前的問題是所有的RET都發生版圖之後布局布線，這對於設計流程而言已經太晚了。如果輸入到RET工具中的設計狀況不佳－利用現有的流程隻能達到這樣的水平－然後數據尺寸和運行時間都被推翻，因此，會導致掩模成本大幅度增加。而且，在某些情況下，利用原始設計完全不可能滿足RET的全部需求例如，需要增加結構﹔需要消耗大量的時間重新返回到物理設計部分，修改設計，為RET預留出位置，如此循環，將導致設計性能特徵的改變。

參數分析工具的局限性
對於任何一個整合的電路制造工藝過程，都無法避免工藝過程自身以及環境的變化。這些變化可能會導致器件拓扑結構、行為以及性能的波動。如果性能變化超出規範定義，那麼它將被歸類為良率失敗形式，即參數性良率損失。

在傳統的設計方法學中，一般通過定義最差情況來解決此類變化，從而確保了在任何條件下器件性能都能滿足規範要求。隨著半導體技術向納米領域縱深發展，最差情況方法面臨著嚴峻的挑戰。拋開其它的因素，由於很多參數都會影響變化，特別是很多參數之間存在複雜的相互關聯，因此定義真正的最差情況變得極其困難。更糟糕的是，這些參數的相對分布正在變得越來越寬泛，導致利用現有的設計優化技術很難將整體分布調整到能夠接受的範圍。

對於傳統設計流程而言，唯一真正的解決方案是在規範中包括額外的安全餘量，定義設計的保護頻帶。但是這一方案將導致很難順利地完成設計，而且會產生很多無法接受的性能。

傳統DFM/DFY方法局限性總結
傳統DFM/DFY方法的局限性可以通過回到最初的製造和良率問題矩陣進行總結 (如圖4所示)。

圖4.傳統DFM/DFY方法的局限性。

在系統化-災難性的分類中，存在的問題是，
規劃布局布線工具所使用的設計規則不具備解決複雜光刻系統的交互作用和影響的能力﹔也就是說，在一個元件或線軌旁邊布置另一個元件或線軌可能會對這兩個結構的印刷產生負面影響。同樣，在系統化-參數的分類中，分析工具也不具備解決復雜光刻系統的交互作用和影響的能力﹔在這種情況下，在一個元件或線軌旁邊布置另一個元件或線軌可能會同時影響這兩個結構的屬性和時序。

需要再次說明的是，在統計學-災難性的分類中，
諸如增加冗餘通路的推薦規則也不具備解決光刻系統的交互作用和影響的能力。那麼產生的結果就是增加一個特殊的通路可能會產生對光刻不利的情況，最終會對器件良率產生負面影響，與最初的期望完全背道而馳。

最後，在統計學-參數的分類中，傳統的分析工具無法解決統計學的影響，意味著必須在最差情況下進行設計，最終將影響器件的性能和良率。

真正DFM/DFY方法的要求
被傳統的DFM/DFY方法徹底遺忘掉的最重要的一點是，在這兩個方法中，“D”代表的是設計。也就是說，DFM/DFY意味著在設計階段進行分析、預防、修正以及校驗﹔並非如OPC技術那樣進行GDSII後修正。

有制造/良率意識的綜合優化
理想條件下，制造和良率等因素應該貫穿在設計流程中綜合階段的方方面面。傳統的綜合引擎以數據庫中各種單元的時序、面積和功率特性加上由設計師定義的設計約束為基礎進行它們的選擇和優化。如果定義庫也被賦予了良率的特徵，那麼綜合引擎能夠權衡和優化時序、面積、功率和良率等因素，創造出最佳性能，進而實現更好的良率。

有許多關鍵的技術能夠確保有良率意識的綜合方法達成上述目標，包括精確的良率模型和分析、協同優化以及利用統一數據庫模型。當涉及到數據庫中其它單元時，每個單元都應該與精確的良率模型相關聯，因此能夠確保在後續的設計優化過程中進行的良率估算是可靠的。協同優化應該能夠繼續推動設計目標之間的權衡。同時，統一數據庫模型是關鍵因素，能夠確保實時地獲得協同優化算法需要的最新訊息。

有制造/良率意識的布局
正如前文所述，設計中的每個結構都會受到周圍環境的影響，即收到距離最接近的其它結構的影響。如果兩個單元的位置彼此距離比較遠，同時也遠離其它的結構，那麼這些單元的幾何拓扑形狀印刷效果就比較正常。但是如果同樣單元的放置位置緊鄰其它單元，那麼形成單元的光之間產生的干涉效應將修改這些單元的幾何拓扑形狀，最終以抽象的方式導致這些單元失真。

由於布局將影響單元的適印性，最終的結果是一個單元的方方面面－下至時序和可靠性－都將受到布局中周圍單元和其它結構的嚴重影響。在某些情況下，這種解決方案需要布局引擎合理分布指定單元，並在它們之間增加留白空間。但是，這種布局方式並不適合所有的單元﹔除非選擇進行智能的操作，那麼在布局過程中不加選擇地增加留白空間，無疑將佔用更多地面積，降低晶片的速度。

一言以蔽之，必須通過更智慧的有製造和良率意識的布局引擎來滿足單元的適印性，同時具備必要的知識和下游OPC的約束。布局引擎中嵌入的適印性光刻的分析功能使得引擎能夠識別出必須避開的圖形，並識別出必須為下游的OPC留出額外空間的位置。由於此類的分析通常需要“自由地”執行，因此它的算法在運行時間和內存利用方面必須極其有效，而且應該使用盡可能多的基於物理的模型。

有制造/良率意識的布線
除了與設計規則相關的良率失敗，還有其它兩種主要的失效機制會發生在設計的布局部分。其中一個是由隨機發生的晶圓缺陷引起的，另一個是由適印性問題引起的，當半導體行業向超深亞微米領域縱深發展時，這兩個問題將變得越來越突出。

至於與缺陷相關的失效，可以嘗試要不減少容易導致缺陷的特性數量依賴特性的失效)，要不減少容易導致缺陷的面積依賴關鍵面積的失效。早期的一個例子應該是接觸孔或通路﹔後期的例子應該是多餘的材料導致短路或缺少材料導致開路。這些機制緊密的交織在一起，以至於無法實現最優化的設計方案，除非以精確的良率模型為基礎經過綜合的分析指導。

與隨機缺陷相對應的，適印性問題則實質上屬於系統的缺陷。當單元庫中增加了各種加強良率的元素時，就能夠解決單元內部圖形的適印性。相比較而言，線圈圖形的適印性則必須通過更智能的布線器來實現，該系統具備約束知識以及下游OPC的需求。在布局過程中，布線器中嵌入式的適印性光刻的分析能力能夠識別出必須避開的圖形，並識別出必須為下游的OPC留出額外空間的位置。再次重申，由於此類的分析通常需要多次“自由地”執行，因此它的算法在運行時間和內存利用方面必須極其有效，而且應該使用盡可能多的基於物理的模型。

由有光刻意識的布局和布線引擎的組合，能夠實現對後規劃OPC的需求最小化，增加了任意一種此類OPC需要的有效性。這些引擎同時也可以標記出規劃中不需要進行OPC的部分，並將此信息傳遞給後續的OPC工具，因而可以有效地防止OPC執行不必要的修正而浪費時間。由於設計過程中，OPC的發生被減小到最小或經過了事先預測，因此它對時序和面積的影響也將最小，因此實現了結構修正設計的收斂。

參數性的良率分析
製造工藝和環境不可避免的會發生變化，也將導致晶片性能的變化，這些變化可以被描述為一個分布。當晶片性能偏離出規範之外時，發生的就是參數良率損失。為了最大化參數良率，必須採用新型的統計設計方法論，其中包括在規範窗口中間設置分布的方法－一種被稱為設計集中的技術－同時保持在窗口中展開分布曲線，稱為設計鈍化。

此類統計學設計方法論在建模、分析以及提取時，需要一個全新的基礎數據庫。工藝過程和環境的變化應該用少量的“變化”參數來代表，從統計學意義來度量，而且庫中所有的模型－諸如延遲和功率－都應該表示為這些參數的函數。同樣，設計過程中線圈的阻抗、電容和電感也都應該通過參數提取，表示為這些參數的函數。

新的分析工具將利用這些參數模型和提取，使用統計學的方法。例如，統計靜態時序分析(SSTA)可以用來計算設計中每個路徑和節點的統計時序﹔這些時序不在以單一值表示，而是以由變化的參數分布決定的分布曲線表示。此類參數模型和提取能夠被用於解決晶粒內部和晶粒之間的變化，而且工藝過程或環境的任意變化都能夠直接與設計性能的變化相關聯。

總結

與真正的DFM/DFY設計環境相關的需求能夠滿足當前預計未來超深亞微米技術標準的要求，可以通過返回到最初的制造和良率問題矩陣來總結 (如圖5所示)。

圖5.與真正的DFM/DFY方法相關的需求

這裡，需要的是一個完整的RTL到GDSII流程，其中所有的設計和分析引擎都具有DFM/DFY意識。特別值得注意的是，一個真正的DFM/DFY解決方案將具備有光刻意識的布局和布線引擎，以及統計的分析引擎。

此類解決方案同時也需要利用統一數據庫模型，這樣流程中的所有工具－從分析到布局布線、時序、提取、功率和信號完整性分析，都能夠立即、同時地使用完全相同的數據。下面舉一個實際示例來說明其具體含義，我們考慮當布線器正在布置一條線軌的時候，同時發生的還有：線軌的寄生電容將被提取、延遲計算將被執行、布線的信號完整性將被評估、該線軌關聯的其它結構反之亦然光刻效果將被判斷。布線器也將利用所有數據，以確保能夠“自由地”進行必要的修改。

在真正的DFM/DFY解決方案中，有光刻意識的布局布線引擎將真正地引領簡單設計規則的使用。在使用推薦規則時，如添加冗餘通路，這些有光刻意識的引擎將一個通路一個通路地度量其對可靠性和良率的影響。當加上分析工具時，就能夠解決由光刻和統計效應引起的時序變化，一個真正的DFM/DFY環境完全有能力面向當前的技術標準以及未來將湧現出的技術標準，滿足製造和良率需要的設計需求。