Blast Yield^® 是面向90納米和以下工藝積體電路設計的、獨一無二的DFM和DFY解決方案。Blast Yield 為捷碼 (Magma) 先進的從RTL到GDSII實施流程整合了綜合的可製造性和良率增強技術。通過Blast Yield，設計師們能夠改善可製造性和良率，同時協同地優化時序、面積、功率 和噪音。

確保可製造性和最大化良率已經成為90納米和65納米設計中面臨的最主要挑戰。如果不能解決這些挑戰，將導致製造良率的大幅度降低，無疑增加了良率攀升的難度，並產生更高的整體成本。

傳統上，集成電路(IC)設計師們無需考慮制造工藝的復雜過程。IC設計的可制造性一般是通過嚴格地遵循設計規則和應用分辨率增強技術(RET)，諸如光學臨近效應修正(OPC)來實現的。隨著半導體技術繼續向更精細化發展，設計規則和RET必須要緊跟制造工藝過程復雜性和失真度的需求。結果就是導致設計規則在數量和複雜性方面呈爆炸式增長，同時也導致與RET相關的運行時間和數據量的大幅度增加。顯然在這種情況下傳統的技術已經不再產生作用。必須在設計流程的早期考慮可制造性和良率問題。

面向90納米級積體電路(IC)設計的可制造性設計(DFM)和確保良率設計(DFY)解決方案的有效性體現在能夠確保設計師門在貫穿於從RTL到GDSII的實施流程中滿足可制造性和良率需求。設計師們能夠同時在良率、時序、面積和功耗之間做出權衡，以改善的良率實現完整的設計收斂。將這樣的解決方案無縫整合到從RTL到GDSII的流程中勢在必行，從而提供了改善單元良率和線圈良率的綜合技術。通過整合的解決方案，實現了矽片中最小的功能性和參數性良率損失，大幅度地節約了成本。Blast Yield 恰恰是能夠滿足上述需求的解決方案，該方案整合了在設計流程盡早改善良率的能力，確保了設計師們最大程度的挖掘設計的良率潛能，有效的實現了成本節約。

主要特點：

• 有良率意識的技術映射
• 有良率意識的單元尺寸定義
• 單元良率分析
• 良率分布圖查看器

• 隨機缺陷的CAA
• CAA驅動的線圈分布
• 先進DFM規則的完整支持
• 快速、準確的OPC仿真
• 有OPC意識的布線

• DEF(平面規劃),Verilog(網表),.lib,SDC,SPEF,LEF,GDSII,Volcano(Magma格式)

• DEF(平面規劃),Verilog(網表),.lib,SDC,SPEF,LEF,GDSII,Volcano(Magma格式)