可視化的設計探測
- 時序和早期矽驗証(增益)報告
- 跨RTL、原理圖和版圖規劃交叉檢測時序路徑
- 連通性分析－飛線
- 邏輯層次細化
- 時鐘域可視化
- 利用控制/反饋
層次化的瀏覽和操作
- 邏輯層次化操作
- 選擇性分組/扁平的層次化，以實現布局
自動化的自頂向下設計規劃和原型
- 時序驅動的、可視的平面宏布局和標準單元布局
- 軟宏布局和構圖的自動物理分割
- 全局布線驅動的引腳優化
- 交互式軟宏布局和構圖，包括對線性塊的支持
- 低工作量、可調整的物理綜合和優化
完整的平面規劃
- 處理混合或局部網表、黑盒子和知識產權(IPs)的能力
- 平面規劃初始化
- 用戶可控制的I/O焊盤布局
- 邊界掃描布局
- 實現交互式平面規劃編譯的完整工具盒
- 層次化選擇、移動、重構、對齊、倒裝、軟宏旋轉
- 平面規劃衝突瀏覽器，實現問題源的定位和修正
- 綜合的引腳編譯能力
- 線性塊構圖以及引腳分配
- 利用封鎖和清除實現布局控制
- 利用暈圈的布線資源分配
- 對平面規劃類型的靈活支持–基於通路的、基於接合點的
- 全局布線
- 中繼器插入
- DRC-準確的電源規劃與布線
- 引腳分配/優化–飛線、基於全局布線器的
- 支持直通下推存儲器和直通隧道
- 功率下推
- 基於增益的時間預算和時序下推/上拉﹔支持SDC
- 時鐘樹瀏覽/規劃接口
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開放式系統，實現簡便易行的、行業格式的傳遞
- 設計導入/導出的標準格式–Verilog,.LIB,LEF,DEF,SDC, SPEF,SDF,GDSII
- 約束條件–生成SDC文檔
- Verilog-優化的網表
- 平面規劃和標準的單元布局–DEF
- 寄生效應–SPEF
- 延時–SDF
- Magma-Tcl環境
- 使用腳本訪問的簡單數據模型
- 靈活的、用戶定制的流程
- 流程驅動的圖形用戶接口(GUI)一步一步地引導用戶整個貫通整個流程
輸入
- Verilog網表
- 資料庫-.lib,GDSII,LEF
- 約束條件-SDC
- Volcano(Magma格式)
輸出
- Verilog網表
- 平面規劃-DEF
- 約束條件-SDC
- 延時-SDF
- 寄生效應-SPEF
- Volcano(Magma格式)
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