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Blast Create
 
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Blast Create™現了從RTL到門極布局之間可預測的路徑。 該工具是實現通用邏輯和高性能數據路徑綜合、DFT分析和插入、物理綜合、功率優化以及靜態時序分析的統一環境。由Blast Create生成的Physical Netlist™(門極布局) 實現了RTL設計師和版圖設計工程師之間乾淨俐落的交付,消除了為達到時序收斂要求而進行的耗時的版圖與綜合之間的選代。

隨著深亞微米設計的複雜性和密度急劇增加,設計收斂和產品及時面世的目標也越來越難以實現。因此,業界需要一個快速的、高容量的、統一的RTL和物理綜合解決方案。Blast Create正是能夠滿足上述需求的解決方案,確保了邏輯設計師們在RTL階段迅速識別並修正問題。利用Blast Create,邏輯設計師們能夠綜合、校驗綜合的網表和他們所設計的RTL的易測性、 驗証設計約束、檢測可測試性設計(DFT) 衝突,以及面向面積、時序、功率、布線擁擠度以及晶粒的利用等因素檢查設計的可行性。由於確信設計能夠實現時序收斂,因此邏輯設計師可以滿懷信心地將門極布局結果傳遞給物理設計師。

Blast Create構建在捷碼(Magma)公司歷經生產驗証的、 基於增益的綜合、 FixedTiming技術以及統一數據庫模型之上。為了滿足性能需求,傳統的綜合工具利用靜態線圈負載估算,過度抑制了設計。而且,為了改善物理訊息的實施,還需要額外的單點工具。與之不同的是,Blast Create 利用實際的性能需求和物理約束綜合RTL, 同時生成門極布局網表,可以傳遞給任意一個版圖規劃系統。

主要特點:

功能完整的、基於增益的綜合
  • 兼容IEEELRM,支持Verilog,Verilog 2K,System Verilog,VHDL and VHDL 93標準,通常使用綜合pragmas
  • 完整的結構化優化
  • 嵌入式的數據路徑模塊生成和算法表達式綜合
  • 自動流水線操作,寄存器時序重定功率減小技術
  • 支持標準接口 – SDC,.lib
整合的DFT流程
  • 對RTL和網表的DFT檢查
  • 自動修正DFT衝突
掃描鏈插入物理優化
  • 自頂向下和自底向上的層次化掃描
  • 內存BIST、邏輯BIST、TAP和邊界掃描、ATPG(可選的)
  • 實現BIST、ATPG的第三方接口
迅速、準確的靜態時序分析
  • 全增量多模式時序分析
  • 層次化的時序約束
  • 時序和ESP(增益)報告
傳遞給第三方流程
  • Verilog網表
  • DEF、PDEF物理網表
  • 生成SDC、SDF、SPEF
先進的優化
  • 增益校準
  • 邏輯重構和克隆
  • 處理重負載的緩衝
  • 布局過程中的架構交換
  • 增量寄生提取和靜態時序分析
  • 結構化的ASIC特殊單元映射(可選項)
  • 結構化的ASIC約束驅動的物理綜合(可選項)
  • 多-Vt資料庫、多-Vdd、多閾值CMOS(MTCMOS)和電源門控支持(可選項)


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